Verilog 串口实验

　　写了个串口接收的代码，没反应，沉思ing。。。最怕就是思路很清晰，结构很合理，没有结果。差错都不好查。再来写个发送的看看。串口接收的已经调试成功，串口发送的还有点小问题，这边串口终端也能接收数据，但接收的数据总是 00 ，不管你发什么都是这个样子的，什么问题了？

　　再次验证了一个真理，好记性不如乱笔头。上次Modelsim 破解成功，这次重新安装了一下，还是按照上次的方法破解，搞了半天才好，吼吼，在修改环境变量时添加这个文件LM_LICENSE_FILE，它的途径一定是你放他的目录+它的名字，呵呵。

 

　　必须要为自己的粗心大意买单！在写状态机的时候，没想到很好的名字，就直接 reg[3:0] i; 然后 i = 4‘d1,2,3... 。粗心的我写重了一个状态，掉了线。我怎么就没想到去看一下状态机的图了？ 可悲！下到板子上成功，但是Modelsim 仿真，oTXD的输出竟然一直是搞，Modelsim是一定要搞定的。 I just learning exercises summary accumulation。如此循环而已。