【转】时钟分频和使能时钟
摘要：
时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。在ASIC中可以通过STA约束让分频始终和源时钟同相，但FPGA由于器件本身和工具的限制，分频时钟和源时钟的Skew不容易控制（使用锁相环分频是个例外），难以保证分频时钟和源时钟同相，因此推荐的方法是使用时钟使能，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避免了不必要的亚稳态发生，在降低设计复杂度的同时也提高了设计的可靠性。 带使能端的D触发器，比一般D触发器多了使能端，只有在使能信号ENA有效时，数据才能从D端被打入D触发器，否则Q端输出不改变。 我. 阅读全文
posted @ 2013-05-06 00:57
zhliao
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