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摘要： 参考<<Verilog那些事儿_整合篇>>Verilog源代码module c1b_module( input CLK, input RSTn, output Q, /******************/ output [4:0]SQ_C1, output [1:0]SQ_i ); /*************************/ reg [1:0]i; reg [4:0]C1; reg rQ; always @ ( posedge CLK o... 阅读全文

摘要： 参考<<verilog那些事儿-时序篇>>module counter_module ( input CLK, input RSTn, output _1US, output _3US, output _is1US, output _is3US, output [4:0]C1, output [5:0]C2); /*******************************/ parameter T1US = 5'd20; /****************************... 阅读全文

摘要： 关于指针数组额数组指针的详细解析：http://www.cnblogs.com/oomusou/archive/2011/06/12/c_pass_2_dim_arr_to_fun.html 阅读全文