zhliao2

摘要： 原文：http://bbs.ednchina.com/BLOG_ARTICLE_194116.HTM哎呀呀，懵了。。。先转到这先每个CPU都有一个工作频率，FPGA也不例外（当然，只有你的设计应该是时序逻辑），那该频率是根据什么形成的呢？首先，我们来分析16-bit计数器，通过该用例，掌握QuartusII的时序分析器及了解一个时序逻辑频率的概念。源代码如下（QuautusII7.2SP3，EP2C35F484C8）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_log 阅读全文

摘要： 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。0Y:L7J时钟偏移(skew)是指同样的时钟产生的多个子时钟信号之间的延时差异。它表现的形式是多种多样的， 阅读全文