乘法器的设计
摘要:
以下代码是选自特权同学的《《深入浅出玩转FPGA》》乘法器的设计方法有两种:组合逻辑设计方法和时序逻辑。采用组合逻辑设计方法,电路事先将所有的乘积项全部计算出来,最后加法运算。采用时序逻辑设计方法,电路将部分已经得到的乘积结果右移,然后与乘积项相加并保存和值,反复迭代上述步骤直到计算出最终乘积。好处:利用时序逻辑设计方法可以使整体设计具备流水线结构的特征,能适用在各种实际工程设计中。数据吞吐量使指芯片在一定时钟频率条件下所能处理的有效数据量。假设时钟频率为300MHz,由于芯片完成一次乘法运算需要1个以上的时钟周期,因此,即使芯片采用300MHz的时钟频率,它每秒钟所能处理的有效数据吞吐量也一 阅读全文
posted @ 2012-05-16 17:04
zhliao
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