摘要:
//本人出入FPGA,可能程序写的不好,请指正。 1 module touch( 2 CLK,RSTn, 3 4 TOUCH_CS, 5 TOUCH_IRQ, 6 TOUCH_BY, 7 TOUCH_CLK, 8 TOUCH_MISO, 9 TOUCH_MOSI, 10 11 test 12 ); 13 input CLK; 14 input RSTn; 15 16 input TOUCH_BY; 17 ... 阅读全文
posted @ 2013-11-27 22:09
hex&pcb
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摘要:
今天在用verilog编写驱动时发现发现这两种芯片时序上的不同之处:ADS7843输出信号DOUT在进行AD转换期间会有一个高电平输出大概持续1.5us左右。 阅读全文
posted @ 2013-11-27 21:55
hex&pcb
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