08 2010 档案

PLL/DLL/DCM Fundamentals
摘要:PLL FundamentalsPLL circuits monitor a reference signal, such as a system clock, to manage or synthesize other clocks. In a PLL, a phase comparator measures the difference between the phase and freque... 阅读全文

posted @ 2010-08-29 22:38 Homography Matrix 阅读(1330) 评论(1) 推荐(1)

Clock Jitter
摘要:Clock jitter is the deviation from the ideal timing of clock transition events. Because such deviation can be detrimental to high-speed data transfer and can degrade performance, jitter must be kept t... 阅读全文

posted @ 2010-08-29 22:22 Homography Matrix 阅读(1112) 评论(0) 推荐(2)

静态时序分析在高速FPGA设计中的应用
摘要:摘要:介绍了采用STA (静态时序分析)对FPGA (现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。针对时序不满足的情况,提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用。实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务。... 阅读全文

posted @ 2010-08-25 11:08 Homography Matrix 阅读(1453) 评论(0) 推荐(1)

约束、时序分析的概念[zz]
摘要:很多人询问关于约束、时序分析的问题,比如:如何设置setup,hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束某部分组合逻辑?如何通过约束保证异步时钟域之间的数据交换可靠?如何使用I/O逻辑单元内部的寄存器资源?如何进行物理区域约束,完成物理综合和物理实现?为了解决大家的疑难,我们将逐一讨论这些问题。(注:以下主要设计时序约束) A 时序约束的概念和基本策略 时... 阅读全文

posted @ 2010-08-25 11:05 Homography Matrix 阅读(955) 评论(0) 推荐(1)

静态时序分析(Static Timing Analysis)基础及应用(下)2[zz]
摘要:S2/U10/Y (BUFX20) 0.23 0.21 2.51 r 这一行是描述Buffer从输入端到输出端的时间延迟,其值為0.21,所以信号到达Buffer输出端的时间為2.3+0.21=2.51ns(图五)。 接下来是一堆类似的元件时序资讯,我们略过它们不讨论,直接跳到最后面几个元件。 S3/add_106/U0_5_47/A (XNOR2X2) 0.18 0.00 7.74 f S3/a... 阅读全文

posted @ 2010-08-24 15:24 Homography Matrix 阅读(777) 评论(0) 推荐(1)

静态时序分析(Static Timing Analysis)基础及应用(下)1 [zz]
摘要:前言 在制程进入深次微米世代之后,晶片(IC)设计的高复杂度及系统单晶片(SOC)设计方式兴起。此一趋势使得如何确保IC品质成為今日所有设计从业人员不得不面临之重大课题。静态时序分析(Static Timing Analysis简称STA)经由完整的分析方式判断IC是否能够在使用者指定的时序下正常工作,对确保IC品质之课题,提供一个不错的解决方案。在「静态时序分析(Static Timing A... 阅读全文

posted @ 2010-08-24 15:23 Homography Matrix 阅读(1414) 评论(0) 推荐(1)

静态时序分析(Static Timing Analysis)基础与应用(上) 3 [zz]
摘要:8. 假设前级Flip-Flop的讯号由1变0,计算第2条Path终点的AT。 图二十九9. 计算第2条Path终点的RT图三十10. 假设前级Flip-Flop的讯号由0变1,计算第2条Path终点的Slack。Slack为负,因此Timing不满足。图三十一11. 假设前级Flip-Flop的讯号由1变0,计算第2条Path终点的Slack。Slack为负,因此Timing不满足。 综合10和... 阅读全文

posted @ 2010-08-24 15:22 Homography Matrix 阅读(526) 评论(0) 推荐(1)

静态时序分析(Static Timing Analysis)基础与应用(上) 2 [zz]
摘要:除了Clock之外,对于电路其他输出输入端点及其周边的环境(Boundary Condition)也要加以描述。在说明Boundary Condition之前,我们得对路径(Path)有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析,但Path的定义是什么呢?Path根据起点及终点可以分为4种:由Flip-Flop Clock输入到Flip-Flop资料输入(图十七左上)。... 阅读全文

posted @ 2010-08-24 15:21 Homography Matrix 阅读(2257) 评论(0) 推荐(1)

静态时序分析(Static Timing Analysis)基础与应用(上) 1 [zz]
摘要:前言 在制程进入深次微米世代之后,晶片(IC)设计的高复杂度及系统单晶片(SOC)设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析(Static Timing Analysis简称STA)经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作,对确保IC品质之课题,提供一个不错的解决方案。然而,对于许多IC设计者而言,STA是个既熟悉却又... 阅读全文

posted @ 2010-08-24 15:20 Homography Matrix 阅读(1299) 评论(0) 推荐(1)

CHipscope N samples setting
摘要: 阅读全文

posted @ 2010-08-24 15:00 Homography Matrix 阅读(242) 评论(0) 推荐(1)

DOS 命令
摘要:一)MD——建立子目录 1.功能:创建新的子目录2.类型:内部命令3.格式:MD[盘符:][路径名]〈子目录名〉4.使用说明:(1)“盘符”:指定要建立子目录的磁盘驱动器字母,若省略,则为当前驱动器;(2)“路径名”:要建立的子目录的上级目录名,若缺省则建在当前目录下。例:(1)在C盘的根目录下创建名为FOX的子目录;(2)在... 阅读全文

posted @ 2010-08-18 17:43 Homography Matrix 阅读(255) 评论(0) 推荐(1)

ISE ucf IOSTANDARD
摘要:最近在run ISE flow时,同一个bank里面,有一些pin 设置成IOSTANDARD=LVCMOS33,有些Pin的IOSTANDARD使用默认的设置,也就是“IOSTANDARD=LVCMOS25”,Mapping的时候出现Conflict error。(1)ISE的默认管脚设置是“LVCMOS25”(2)尽量不要使用Tool的默认设置,... 阅读全文

posted @ 2010-08-12 14:54 Homography Matrix 阅读(5462) 评论(0) 推荐(2)

简历项目描述【zz】
摘要:最近收到一些同学的简历,感觉虎头蛇尾,前半段的自我介绍之类的写的不错,后面的项目经验和技能掌握情况就写的逊色很多。有可能是技术掌握的不好,怕人家深问,所以惜字如金;也有可能是 烂熟于心,张口就来,就等着别人问了;又或者语文学得实在不怎么样,写不出来;应该不会是想让我们帮你写吧!!! 不管什么原因吧,项目经验描写的越详细对求职越有帮助! 一般简历到公司后会有HR或者直接技术部的人来看,HR一般对技术... 阅读全文

posted @ 2010-08-11 15:40 Homography Matrix 阅读(3725) 评论(0) 推荐(1)

ASIC/SoC后端设计作业流程剖析
摘要:ASIC/SoC后端设计作业流程剖析Toshiba(美国) 秦晓凌Trident(上海) 潘中平关键词 place route DSM megacell clock_tree STA OPT ECO 引言众所周知,ASIC产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑电路设计的,经过相关的仿真、综合出门级网表、验证直至完成电路布局布线并优化,最终经流片成功形成的芯片... 阅读全文

posted @ 2010-08-05 10:37 Homography Matrix 阅读(1733) 评论(0) 推荐(2)

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