2021年5月12日

verilog编码指令

摘要: `celldefine 和 `endcelldefine `celldefine 和 `endcelldefine 用于将模块标记为单元(cell),一般在标准单元库中使用,一般来说写的代码都是模块,很少去把它标记为单元 `celldefine module abc(...); //此时的我是一个单 阅读全文

posted @ 2021-05-12 18:01 QzZq 阅读(1853) 评论(0) 推荐(0)

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