我的随笔

SystemVerilog基本语法总结（下）

Zhangxianhe 2019-11-05 12:08 阅读:5543 评论:0 推荐:1

SystemVerilog基本语法总结（中）

Zhangxianhe 2019-11-05 12:03 阅读:12134 评论:0 推荐:1

SystemVerilog基本语法总结（上）

Zhangxianhe 2019-11-05 11:22 阅读:44174 评论:2 推荐:4

SystemVerilog Assertion 设计、调试、测试总结（3）

Zhangxianhe 2019-10-31 12:20 阅读:2734 评论:0 推荐:0

SystemVerilog Assertion 设计、调试、测试总结（2）

Zhangxianhe 2019-10-21 11:37 阅读:4739 评论:0 推荐:0

SystemVerilog Assertion 设计、调试、测试总结（1）

Zhangxianhe 2019-10-21 11:16 阅读:13312 评论:0 推荐:4

基于简单DUT的UVM验证平台的搭建（一）

Zhangxianhe 2019-07-31 22:29 阅读:13934 评论:3 推荐:1

以前写的很多文档都来不及上传有需要的可以私信

Zhangxianhe 2019-07-31 19:11 阅读:773 评论:1 推荐:1

Verilog设计分频器（面试必看）

Zhangxianhe 2019-06-25 15:41 阅读:43789 评论:1 推荐:5

Xilinx Vivado的使用详细介绍（5）：调用用户自定义封装的IP核

Zhangxianhe 2018-10-16 21:55 阅读:10276 评论:1 推荐:1