2017年12月3日
systemverilog新增的always_comb，always_ff，和always_latch语句
摘要： 在Verilog中，设计组合逻辑和时序逻辑时，都要用到always： 仅从关键字上，看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字： comb是combinational的缩写，always_comb表示设计者想要设计一个组合 阅读全文
posted @ 2017-12-03 18:02 宙斯黄 阅读(26366) 评论(1) 推荐(4)