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摘要： 在Word中有时使用自动生成标签，这时要注意，使用格式刷复制标签格式时，只选择文字部分，不要选中前面的标签。标签是自动生成、变化的。 阅读全文

摘要： Latex编译出现错误“undefined controlled sequence”，有时是由于没有引用amsthm宏包所致。 阅读全文

摘要： .tex文件中含有中文字符时，Springer网站投稿系统易产生乱码。需要从提示文档中找到Error出现的位置并排除错误。 阅读全文

摘要： 通过蓝牙Ukey登录手机银行时报错。蓝牙USB key可以不接计算机持续工作一段时间，连接手机时可以使用蓝牙配对。 使用中信银行手机客户端登录时，蓝牙Ukey认证选项登录出现问题。 阅读全文

摘要： 在Xilinx ISE中运行Synplify Pro时，有时会发生Error。它可能距离结束上一次合成（Synthesis）太近。可以右键Clear清空Process窗口，然后开始新的合成流程。它在软件中形成了一个新步骤。 阅读全文

摘要： 有时在Xilinx ISE中生成ROM出错，这时怎样解决问题呢？可以从工程中删除生成的ip，重新生成一遍。注意路径是否正确。 阅读全文

摘要： 在Xilinx ISE中使用Synplify pro进行综合时，有时出现无法将synplicity.ucf添加进工程的问题。这时可以在其它目录下备份synplicity.ucf, 然后使用clean up project， 再将该文件移到综合路径下，就可以正常添加了。如此，可以自动将综合的时间约束用 阅读全文

摘要： 发现Xilinx Virtex 5 FPGA中，单个DSP乘法器只支持17位无符号乘法。如果令18位乘数相乘，结果会与正确的乘积不同。 阅读全文

摘要： 集成电路中有些节点负载大、驱动多，这时可以设置一级寄存器缓冲，以便于布局布线。它们在电路逻辑中体现不出来，需要为此预留一个时钟周期的延时。 阅读全文

摘要： 近日发现，有些逻辑电路的综合时间约束和布局布线约束相差太大时，难以布通。此时，应该选择尽量接近的时钟约束。 阅读全文