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摘要： Verilog模块概念和实例化 模块的概念 模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。 1、模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。 2、模块的实际意义是代表硬件电路上的逻辑实体。 阅读全文

摘要： 最近对学习的掌控可能出现了问题，左支右绌，p2挂了，p2、p3、p4、p5每周在计组花的连续时间少了很多，学习到的东西也少了很多，流水线都还没真正开始写，和别人比落后了一大截，随笔自然就荒废了，我得尽快调整状态，下决心只要学不死，就往死里学，尽快迎头赶上鸭！！ 由于p4断断续续做的，现在临考前来总结 阅读全文

摘要： #自学了6week，pre都挂了，做了做P0课下测试，觉得自己对有限状态机概念的的理解，特别是牵扯到时序还是很模糊；状态的抽象也不够熟练；logisim和Verilog的实现也存在问题。网上针对性的logisim题目似乎很少，博主害怕P0挂了，于是做一做学习笔记，分享一下对于有限状态机的一些理解，如 阅读全文