2023年10月7日
verilog基础语法
摘要： 模块使用 模块定义加参数 module ctrl_5 #(parameter int addr_width=8, parameter int data_width=32)( input [addr_width-1:0] cmd_addr_i ); //模块例化时决定端口宽度 ctrl_5 #(.ad 阅读全文
posted @ 2023-10-07 14:04 yoy116 阅读(77) 评论(0) 推荐(0)