永不止步，永无止境

摘要： Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)always @( * )always @ ( * )or any other combination of the characters @ ( * ) with or without white space, the 阅读全文

摘要： 以下内容源自网络。SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVe 阅读全文

摘要： 转自：http://blog.csdn.net/xiangyuqxq/article/details/7267543所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。怎样提取关键路径：1：组合电路中的关键路径提取： q=a&b&c|d&e&b; 因为b的传输要两级， 可以简单的提取b作为一级的： q=(a&c|d&e)&b；2: always——block中的关键路径提取： always中关键路径的提取一般用分步法提取，请看下面一个always——block， always@(in) begin if(!a 阅读全文