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转自：http://hi.baidu.com/renmeman/item/5bd83496e3fc816bf14215dbRTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。行为级是RTL的上一层，行为级是最符合人类逻辑思维方式的描述角度，一般基于算法，用C/C++来描述。从行为级到RTL级的转换，一般都是由IC设计人员手工翻译。 这个过程繁琐，. 阅读全文
posted @ 2013-05-14 22:29
永不止步，永无止境
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夏宇闻系列的：Verilong HDL入门(第3版) 巴斯克 (BHASKER J.)、夏宇闻、甘伟 北京航空航天大学出版社 (2008-09出版)
Verilog数字系统设计教程(第2版) 夏宇间 北京航空航天大学出版社 (2008-06出版)
Verilog HDL数字设计与综合(第2版) Samir Palnitkar（帕尔尼卡）、夏宇闻、胡燕祥、刁岚松 电子工业出版社 (2009-07出版)Verilog HDL高级数字设计 (美)西勒提 著 出版社: 电子工业出版社外文书名: Advanced Digital Design With the Verilog HDL Second E. 阅读全文
posted @ 2013-05-14 17:10
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转自：http://group.ednchina.com/GROUP_MES_14596_1375_28854.HTM?jumpto=view_welcomead_1368518315870为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了一些用户可灵活配置的存储块，因此，使用开发商提供的免费IP核可以很方便的嵌入一些常用的存储器来完成跨时钟域数据传输的任务。使用内嵌存储器和使用外部扩展存储器的基本原理是一样的，如图1所示。图1借助存储器的跨时钟 阅读全文
posted @ 2013-05-14 16:32
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转自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上， 阅读全文
posted @ 2013-05-14 16:24
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转自：http://bbs.ednchina.com/BLOG_ARTICLE_253787.HTM在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号data_a2b有可能在任何时刻变化。图1跨时钟域通信对于上述的异步时钟域通信，设计者需要做特殊的处理以确保数据可靠的传输。 阅读全文
posted @ 2013-05-14 15:52
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转自：http://blog.sina.com.cn/s/blog_62a586980100w0zn.html使用Verilog HDL实现异步FIFO设计与实现 FIFO 读写时序在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态[1]。在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合，异步FIFO是一种简单、快捷的解决方案。 异步FIFO用一种时钟写入数据，而用另外一种时钟读出数据。读写指针的变. 阅读全文
posted @ 2013-05-14 10:02
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