异步复位，同步释放

关于异步复位同步释放的原理不再赘述，直接贴 verilog 代码如下：

module reset_sync (clk, rst_n, rst_n_sync);
    input    clk;
    input    rst_n;
    output   rst_n_sync;
    //reg      rst_n_sync;

    parameter RST_WIDTH = 3; //一般两级D触发器即可极大降低亚稳态
    reg  [RST_WIDTH-1:0]    rst_dff;
    
    // asynchronous reset synchronous release
    always @(posedge clk or negedge rst_n)
        if (!rst_n) 
            rst_dff  <= {RST_WIDTH{1'b0}};
        else 
            rst_dff  <= {rst_dff[RST_WIDTH-2:0], 1'b1};
    
    assign rst_n_sync = rst_dff[RST_WIDTH-1];

endmodule

综合出的  3 级同步器 RTL 如下图：

 

 

 

 

参考：https://blog.csdn.net/times_poem/article/details/51866520

           https://www.cnblogs.com/yfwblog/p/4793118.html

           https://blog.csdn.net/u011729865/article/details/49281713

           http://www.52-ic.com/?p=423

           https://blog.csdn.net/qq_27712865/article/details/47858997