随笔分类 -  FPGA

FPGA复位电路设计及其时序分析
摘要：通常同步电路由两种复位方式，即同步复位和异步复位。同步复位同步于寄存器的时钟域，异步复位则是立即自然地作用于寄存器，与其寄存器所在的时钟域之间没有确定的时序关系。同步化的异步复位是FPGA电路设计时复位电路的首选。 1 同步复位 1.1 同步复位在外部的情况 代码： module sync_rese 阅读全文
posted @ 2019-07-01 22:23 yiwenbo 阅读(1984) 评论(0) 推荐(1)
建立时间和保持时间
摘要：1 模型分析 理解建立时间保持时间需要一个模型，如下图所示。 图：触发器时钟和数据模型 时钟沿到来时采样数据D，将采到的数据寄存下来，并输出到Q端，所以如果没有新的时钟沿到来，则Q端输出的一直是上次采样的数据，每来一个时钟沿，采样一次数据D。那么分析这个建立时间和保持时间，我们分两种情况，一种是cl 阅读全文
posted @ 2019-06-11 16:05 yiwenbo 阅读(8408) 评论(0) 推荐(2)
Zynq-7000 FreeRTOS(二)中断：解决RTOS中中断无反应问题
摘要：前面做的两个实验，在裸机下跑PS的timer计时器中断，PL到PS的按键中断均工作正常，但是将代码移植到freertos工程时，中断不执行，跟中断无关联的task可以运行。产生这个问题的主要原因，在于PS部分只有一个中断控制器，因此我们只能申请一个中断控制器设备，如果申请了两个，那么不工作是必然的。 阅读全文
posted @ 2019-05-03 10:49 yiwenbo 阅读(4770) 评论(0) 推荐(1)
HLS:跑马灯实验
摘要：跑马灯实验的第一部分记录： 1. vivado 2018.2的HLS在跑C/RTL co-simulation的时候，一直报错，不论是用modelsim 还是vivado自带的similator。使用vivado 2015.4的HLS没有问题。 2. modelsim 我用的是10.1c版本，viv 阅读全文
posted @ 2019-04-21 22:26 yiwenbo 阅读(1595) 评论(0) 推荐(0)
HLS:OpenCV和RTL代码转换关系
摘要：OpenCV 图像处理是基于存储器帧缓存而构建的， 它总是假设视频帧数据存放在外部 DDR 存储器中。 由于处理器的小容量高速缓存性能的限制， 因此， OpenCV 访问局部图像性能较差。 并且， 从性能的角度来说， 基于 OpenCV 设计的架构比较复杂， 功耗更高。 在对分辨率或帧速率要求低， 阅读全文
posted @ 2019-04-21 10:36 yiwenbo 阅读(836) 评论(0) 推荐(0)
Zynq-7000 FreeRTOS(二)中断：串口Uart中断
摘要：总结Zynq-7000器件的PS上的串口中断，为FreeRTOS中断实验做准备。 阅读全文
posted @ 2019-04-18 17:11 yiwenbo 阅读(3162) 评论(0) 推荐(0)
Zynq-7000 FreeRTOS(二)中断：PL中断请求
摘要：总结Zynq-7000的PL发送给PS一个中断请求，为FreeRTOS中断做准备。 UG585的P225显示了系统的中断框图，如下图所示。 图：ZYNQ器件的中断框图 UG585的P227画出来中断控制器的框图，如下图所示。PL 到 PS 部分的中断经过 ICD 控制器分发器后同时进入 CPU1 和 阅读全文
posted @ 2019-04-18 17:09 yiwenbo 阅读(2810) 评论(0) 推荐(0)
Zynq-7000 FreeRTOS(二)中断：Timer中断
摘要：总结Zynq-7000 这款器件中的Timer定时器中断，为FreeRTOS中断做准备。在 ZYNQ 的纯 PS 里实现私有定时器中断。 每隔一秒中断一次， 在中断函数里计数加 1， 通过串口打印输出。 私有中断PPI包含： 全局定时器， 私有看门狗定时器， 私有定时器以及来自 PL 的 FIQ/I 阅读全文
posted @ 2019-04-18 17:08 yiwenbo 阅读(3610) 评论(0) 推荐(0)
xilinx DMA IP核(二) —— 文档阅读
摘要：本笔记不记录DMA的Scatter/Gather特性。DMA上有三种总线：AXI4-LIte（对寄存器进行配置），AXI4-Memory Map（用于与内存交互）和AXI4 Stream（用于与外设交互）。在寄存器模式下，寄存器分为两部分：MM2S和S2MM，每个部分包括Control Regist 阅读全文
posted @ 2019-03-09 11:34 yiwenbo 阅读(4592) 评论(0) 推荐(0)
xilinx DMA IP核(一) —— loop测试 代码注释
摘要：本篇笔记中的代码来自：米联科技的教程“第三季第一篇的DMA_LOOP环路测试” 硬件的连接如下图所示： 图：DMA Loop Block Design 橘色的线就是DMA加FIFO组成的一个LOOP循环，红色圈圈是AXI_LITE的控制和两个读写完成的中断。 米联科技教程提供的该测试代码文件是以下四 阅读全文
posted @ 2019-02-11 14:32 yiwenbo 阅读(5140) 评论(0) 推荐(1)
Vivado 的IP：Global 和 Out-Of-Context选项问题
摘要：在Vivado定制IP的时候，或者在IP Catalog中双击一个IP，不论该IP是我们自己添加到工程的自定义IP，还是Vivado自己带的IP，选择"Customize IP"后都会弹出如下图所示的框框。可以看到一种叫做”Global”，一种叫”Out of Context (OOC)”。 Glo 阅读全文
posted @ 2019-01-04 22:58 yiwenbo 阅读(3485) 评论(0) 推荐(0)