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前言 以一个实例的形式记录极致简化的TLM连接关系是什么样的。 连接关系 接口1的声明和实例化 声明 接口1的类型为uvm_analysis_port，注意#后需要带上trans的类型。 实例化 接口2的声明和实例化 以下内容出现在同一个类中 声明 声明前需要定义一个宏： 然后才是声明： 注意#内包 阅读全文
posted @ 2025-04-05 16:31
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摘要 在 SystemVerilog 里，const 关键字有着重要的作用，主要用于声明常量。以下从不同使用场景为你详细介绍其意义： 常量变量声明 当使用 const 声明一个变量时，该变量在初始化之后就不能再被修改，这有助于提高代码的安全性和可读性，避免意外的变量值修改。 示例代码 module 阅读全文
posted @ 2025-04-05 16:00
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摘要：
宏在测试平台中的存放位置 直接定义在文件开头位置 用一个文件专门定义宏 应用场景1 在driver中，如下代码会多次出现，使用宏替换可以简化代码 阅读全文
posted @ 2025-04-05 15:47
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在 SystemVerilog中，iff 是 “if and only if”（当且仅当）的缩写 ，用于添加条件限制，常出现在以下场景： 事件控制 在时序逻辑的事件控制表达式里，像 @(posedge clk iff reset_n) ，posedge clk 是检测时钟信号 clk 的上升沿这个事 阅读全文
posted @ 2025-04-05 15:37
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posted @ 2025-04-05 13:55
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