2023年8月16日
verilog阻塞赋值非阻塞赋值和组合时序逻辑
摘要： 阻塞赋值= 非阻塞赋值<= 具体可参考https://blog.csdn.net/Times_poem/article/details/52032890 基本原则： 1.时序逻辑一定要用非阻塞赋值<=，且敏感列表中有posedge就用<= 2.组合逻辑一定要用阻塞赋值=，敏感列表没有posedge就 阅读全文
posted @ 2023-08-16 22:16 yhish 阅读(221) 评论(0) 推荐(0)