人生就是学习与应对

摘要： 这个错误是可抑制的，只需要在仿真脚本中加入这个选项： 我使用的是tcl脚本编译的，如果使用的是Quartus软件的话可以参考这个教程： 【Quartus_modelsim】12110波形仿真错误解决 - Mothlove - 博客园 (cnblogs.com) 阅读全文

摘要： 这个错误发生的原因通常是测试的tb文件模块名和文件名不一致导致，参考如下： 阅读全文

摘要： 一、实验任务 二、架构框图 其中： i2c驱动模块： bit_ctrl：0代表发送8位字节地址；1代表发送16位字节地址（本实验采用） i2c_addr[15:0]：16位字节地址，当bit_ctrl为0时只有低8位是有效的 i2c_data_w[7:0]：向EEPROM写入的8位数据 i2c_ex 阅读全文

摘要： 方法： 比如说我想让页码从第二页开始编号，那就双击第二页的编号，然后勾取消掉这个链接到前一页（我这里已经勾选掉了），之后直接删除掉第一页的编号就可以了 如果数字不对的话，可以在“设置页码格式”中修改一下起始的页码： 参考： 设置word中第一页不显示页码，第二页页码从1开始_第一页不要页码,第二页页 阅读全文

摘要： 一、复位电路 时序电路为双稳态电路，因此必须要有复位信号，而组合电路没有存储功能，因此不需要复位信号 电路中的复位有两种形式： 1.同步复位 敏感列表中只有时钟信号没有复位信号 2.异步复位 敏感列表中不仅有时钟而且有复位信号 为避免在释放时产生亚稳态问题，一般采用同步复位，异步释放的电路 二、同步 阅读全文

摘要： 一、格雷码问题 三个问题： 如何在二次幂和非二次幂的深度下设计读写指针 什么情况下使用格雷码对指针进行编码 什么情况下不可以使用格雷码 二、亚稳态问题 三个问题： FIFO中的亚稳态问题是否能够真正消除 若无法消除，为什么FIFO还能正确运行 两排同步或多拍同步的差异 rptr为3时，同步到写时钟域 阅读全文

摘要： 一、引入 以上是多bit指示信号的传输 与指示信号不同，多bit数据流具有连续性，即背靠背传输，同时要求信号具有较快的传播速度 目前多bit数据流传输有两种，一种是借助SRAM，另一种是借助FIFO 二、FIFO 如果FIFO内数据写满则生成满信号，反压上游结点，上游停止写入新的数据，否则会冲洗掉已 阅读全文

摘要： 一、同步电路 优点：EDA工具能够保证电路的时序收敛，有效避免了电路设计中的竞争冒险现象；触发器只在始终边沿取值，很大程度上减小了电路受毛刺和噪声的影响 缺点：触发器距离时钟源点的不同，产生了时钟偏斜 二、全局异步设计 异步电路指设计中存在两个及以上的时钟，且时钟是同频不同相或不同频率的关系 优点： 阅读全文

摘要： 一、iic协议介绍 iic（i2c，inter-integrated Circuit），即集成电路总线，是一种两线式串行总线。多用于主机（fpga）和从机（外围设备）在数据量不大且传输距离短的场合下使用（支持一主多从，根据器件地址进行从机的区分） iic由数据线SDA和时钟线SCL构成通信线路，既可 阅读全文

摘要： 一、Verilog HDL概述 Verilog HDL的功能之一是描述可综合的硬件电路，与c相比，HDL语言具有以下特点： 互连：wire型变量描述各个模块的端口与网线的连接关系 并发：有效描述并行的硬件系统 时间：定义了绝对和相对的时间余量，可综合操作符具有物理延迟 通常不可综合的关键字用于书写t 阅读全文