2024年7月8日
（10）逻辑综合添加约束（环境约束）
摘要： 一、环境约束 此外，还有电路内互连线的延时也没有考虑在内 四个环境约束： 1.输出负载 如果电路的输出负载过大，将会加大电路的transition time，从而影响电路时序 此外，若dc默认输出负载为0，即相当于不接负载，这样综合出来的电路时序显然过于乐观，不能反映实际工作情况 可以设置一个精确的 阅读全文
posted @ 2024-07-08 11:23 xuxuxu69 阅读(89) 评论(0) 推荐(0)