08 2021 档案

verilog 输出一串数字的初始1的位置，末端1的位置_组合逻辑_附代码仿真波形
摘要：1.题目 输入 数据 data=1100_1010 输出first_one = 0010 last=1000 ， 思路，计算first_one ,先将1100_1010 变成0000_0010 这就是优先仲裁器的设计思路，然后输出该bit的位置就可， 对于last_one ，将datain 高低位转 阅读全文
posted @ 2021-08-18 11:07 嘻哈先生_谈IC 阅读(1131) 评论(0) 推荐(0)
verilog 用组合逻辑记录一串数据的初始1 与最终1的位置_附代码仿真波形
摘要：1.题目 输入 数据 data=1100_1010 输出first_one = 0010 last=1000 ， 思路，计算first_one ,先将1100_1010 变成0000_0010 这就是优先仲裁器的设计思路，然后输出该bit的位置就可， 对于last_one ，将datain 高低位转 阅读全文
posted @ 2021-08-18 10:59 嘻哈先生_谈IC 阅读(514) 评论(0) 推荐(0)
FSM自动售货机 verilog 实现及 code 细节讲解
摘要：1.题目： 饮料1.5 元， 可投入硬币1 元 0.5 元，输出饮料 零钱 2. 画出状态机。 3.仿真结果：coin=1 --> 0.5 元 coin=2-->1元 4.关键代码分析： 本次设计采用了5个状态，输出结果采用寄存器输出，确保输出后稳定可靠，采用的是case(nx_state )语句输 阅读全文
posted @ 2021-08-17 11:49 嘻哈先生_谈IC 阅读(1305) 评论(0) 推荐(1)