2020年2月25日
verilog中边沿检测
摘要： 在编写代码时候经常会使用到上升沿检测或则下降沿检测，这个时候使用寄存器的方式来进行检测：通过检测当前信号与上一个时刻的信号对比便可以知道是上升沿还是下降沿。 上升沿检测的寄存器输出波形： 下降沿检测的寄存器输出波形： 代码实现： module top ( input clk_50MHZ ,//系统时 阅读全文
posted @ 2020-02-25 15:30 小猪小猪5208 阅读(1440) 评论(0) 推荐(0)
verilog学习笔记-verilog基本语法
摘要： 1.verilog中逻辑表示 在verilog中，有4中逻辑： 逻辑0：表示低电平 逻辑1：表示高电平 逻辑X：表示未知电平 逻辑Z：表示高阻态 2.Verilog中数字进制 Verilog数字进制格式包括二进制、八进制、十进制和十六进制。一般常用的为二进制、十进制和十六进制。 d:表示十进制 b: 阅读全文
posted @ 2020-02-25 15:05 小猪小猪5208 阅读(5452) 评论(0) 推荐(1)