2018年6月27日
vhdl verilog
摘要： 一个signal、 reg 不能同时在两个always 或者 process 中，synth 8-3352 阅读全文
posted @ 2018-06-27 15:06 喵喵小学僧 阅读(139) 评论(0) 推荐(0)