摘要:
在学verilog期间遇到好多bug,现在才想起来记笔记,唉,我怎么就忘了呢。。 1:第七章练习,在顶层文件中例化子模块,vcs报错,说子模块没有定义,找了半天,才发现子模块缺少endmodule 2:include “filename.inc”;这里的filename.inc必须放在仿真文件里,即 阅读全文
posted @ 2018-05-04 21:33
huanm
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摘要:
一:关于RAM的存储容量 硬件数据手册在描述存储容量时,通常给出地址的总个数与一个地址的存储位宽(不包括错误检测位与奇偶校验位) 例如:256k*16的RAM芯片可以存储256kbit=256*1024bit=28*210=218bit,这里一个地址的存储位宽为16(数据线数目);总线的宽度为:21 阅读全文
posted @ 2018-05-04 10:56
huanm
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