2020年12月31日
SystemVerilog中interface(接口)介绍
摘要： 一、interface的定义与实例化 interface main_bus; wire [15:0] data; wire [... 阅读全文
posted @ 2020-12-31 09:38 耐心的小黑 阅读(873) 评论(0) 推荐(0)
SystemVerilog中常见数据类型介绍
摘要： 一、常见数据类型 1）bit byte(8) int(32) shortint(16) longint(64)变量类型； 2）l... 阅读全文
posted @ 2020-12-31 09:21 耐心的小黑 阅读(403) 评论(0) 推荐(0)
SystemVerilog中package(包)的介绍
摘要： 一、包的定义： package 包名; endpackage 包是一个独立的声明空间，多个模块共享用户定义类型。 二、包中可... 阅读全文
posted @ 2020-12-31 08:46 耐心的小黑 阅读(425) 评论(0) 推荐(0)