我的随笔

时钟抖动(Jitter)和时钟偏斜(Skew)

耐心的小黑 2021-12-10 11:36 阅读:1730 评论:0 推荐:0

Verilog 流水线设计

耐心的小黑 2021-12-09 11:53 阅读:799 评论:1 推荐:1

Verilog RTL 级低功耗设计

耐心的小黑 2021-11-22 10:52 阅读:447 评论:0 推荐:0

跨时钟域同步3---多bit信号同步(延迟采样法/慢到快)

耐心的小黑 2021-10-29 22:29 阅读:1573 评论:0 推荐:1

基于Vivado MIG IP核的DDR3读写实验(top_rom_ddr/ddr_top)

耐心的小黑 2021-10-27 12:11 阅读:3038 评论:1 推荐:1

SPI协议的数据读写实现(spi_slave)

耐心的小黑 2021-10-19 22:06 阅读:2231 评论:0 推荐:0

Verilog 图像数据时序生成(timing_gen/output)

耐心的小黑 2021-10-16 20:44 阅读:520 评论:0 推荐:0

跨时钟域同步2---单bit信号同步实战(快到慢+慢到快)

耐心的小黑 2021-10-08 17:17 阅读:871 评论:0 推荐:1

Vivado HLS 学习笔记

耐心的小黑 2021-10-04 22:46 阅读:203 评论:0 推荐:0

线性反馈移位寄存器LFSR verilog实现

耐心的小黑 2021-09-27 12:07 阅读:1682 评论:0 推荐:0