SystemVerilog学习笔记 - 随笔分类 - 耐心的小黑

摘要：一、interface的定义与实例化 interface main_bus; wire [15:0] data; wire [... 阅读全文

posted @ 2020-12-31 09:38 耐心的小黑阅读(870) 评论(0) 推荐(0)

摘要：一、常见数据类型 1）bit byte(8) int(32) shortint(16) longint(64)变量类型； 2）l... 阅读全文

posted @ 2020-12-31 09:21 耐心的小黑阅读(402) 评论(0) 推荐(0)

摘要：一、包的定义： package 包名; endpackage 包是一个独立的声明空间，多个模块共享用户定义类型。二、包中可... 阅读全文

posted @ 2020-12-31 08:46 耐心的小黑阅读(412) 评论(0) 推荐(0)

摘要：一、前言在systemverilog中有一个非常实用的功能，那就是interface。在最近写一个小练习的时候，不仅使用到了int... 阅读全文

posted @ 2020-12-12 11:48 耐心的小黑阅读(370) 评论(0) 推荐(0)

万能的小黑呀！！！