随笔分类 -  时序分析与约束

时序分析中的短路径问题
摘要：整个芯片中时钟信号到达时间的差异称为时钟偏移。时序必须满足寄存器建立和保持时间的要求是基本的设计原则。数据传播延迟和时钟偏移都用于与之相关的计算。对于同一时钟边沿偏移较大的寄存器，如果顺序相邻，那么在向其提供时钟时，就会有违背时序的潜在风险，甚至使功能失效。这是 ASIC设计失败最主要的原因。图2. 阅读全文
posted @ 2022-01-18 15:40 耐心的小黑 阅读(342) 评论(0) 推荐(0)
时序违例的原因及其解决办法
摘要：有关数据传输模型以及建立时间和保持时间的知识请参考下面两篇文章： 数据传输模型Verilog 建立时间和保持时间 一、时序违例的原因... 阅读全文
posted @ 2021-12-21 20:05 耐心的小黑 阅读(1773) 评论(0) 推荐(0)
动态和静态时序模拟的优缺点
摘要：一、动态时序模拟 动态时序模拟是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长,验证所需时... 阅读全文
posted @ 2021-12-10 20:20 耐心的小黑 阅读(431) 评论(0) 推荐(0)
时钟抖动(Jitter)和时钟偏斜(Skew)
摘要：在进行时序分析时，经常会遇到两个比较容易混淆的概念，那就是时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）。下... 阅读全文
posted @ 2021-12-10 11:36 耐心的小黑 阅读(1732) 评论(0) 推荐(0)
设置伪路径
摘要：1、什么是伪路径？为什么要去除伪路径？ 伪路径就是存在，但是不起作用的路径，因此没有必要对它进行时序分析。 移除无效的时序路径... 阅读全文
posted @ 2021-03-13 21:06 耐心的小黑 阅读(196) 评论(0) 推荐(0)
多周期路径约束
摘要：一、什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，... 阅读全文
posted @ 2021-03-13 20:35 耐心的小黑 阅读(289) 评论(0) 推荐(0)
虚拟时钟（Virtual Clock）
摘要：关于为何需要设置虚拟时钟，可以参考下面这篇文章： 在接口时序约束中为什么设置虚拟时钟（virtual clock）? 1、用于输入延... 阅读全文
posted @ 2021-03-13 19:51 耐心的小黑 阅读(1274) 评论(0) 推荐(0)
输入延时（Input Delay）与输出延时（Output Delay）
摘要：一、设置输入延时（Input Delay） 1、不同的路径需要使用不同的约束 2、输入延时的定义 由下图可以看出Input Del... 阅读全文
posted @ 2021-03-13 19:01 耐心的小黑 阅读(3100) 评论(0) 推荐(0)
创建基本的时钟周期约束
摘要：1、Organizing Your Constraints Xilinx建议将时序约束和物理约束分别存放在不同的XDC文件中！ 2... 阅读全文
posted @ 2021-03-12 14:29 耐心的小黑 阅读(225) 评论(0) 推荐(0)
数据传输模型（建立时间与保持时间）
摘要：关于建立时间和保持时间的详细介绍以及相关例题可以参考以下文章：Verilog 建立时间和保持时间。 在介绍数据传输模型之前必须... 阅读全文
posted @ 2021-03-11 14:10 耐心的小黑 阅读(469) 评论(0) 推荐(0)