Verilog基础 - 随笔分类 - 耐心的小黑

摘要：Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。一、... 阅读全文

posted @ 2021-06-19 10:45 耐心的小黑阅读(666) 评论(0) 推荐(0)

摘要：一、语法介绍 generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例... 阅读全文

posted @ 2021-03-27 12:18 耐心的小黑阅读(1367) 评论(0) 推荐(0)

摘要：一、什么是综合? Verilog HDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。Verilog... 阅读全文

posted @ 2020-10-17 17:19 耐心的小黑阅读(548) 评论(0) 推荐(0)

摘要：一、前言任务和函数具备将程序中的反复被用的语句结构聚合起来的能力，因此其功能类似于C 语言的子程序。通过任务和函数语句结构来替代重... 阅读全文

posted @ 2020-09-23 23:57 耐心的小黑阅读(632) 评论(0) 推荐(0)

摘要：一、Moore状态机输出只与此时的状态有关，因此假如需要检测宽度为4的序列，则需要五个状态。设计一个序列检测器，检测序列1101... 阅读全文

posted @ 2020-09-23 23:30 耐心的小黑阅读(346) 评论(0) 推荐(0)

摘要：“硬件设计很讲究并行设计思想，虽然用Verilog描述的电路大都是并行实现的，但是对于实际的工程应用，往往需要让硬件来实现一些具有一... 阅读全文

posted @ 2020-09-23 23:19 耐心的小黑阅读(452) 评论(0) 推荐(0)

摘要：一、普通时钟信号： 1、基于initial语句的方法： parameter clk_period = 10; reg clk; ... 阅读全文

posted @ 2020-09-23 10:58 耐心的小黑阅读(1660) 评论(0) 推荐(0)

摘要：一、基本概念 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当... 阅读全文

posted @ 2020-09-21 21:42 耐心的小黑阅读(1631) 评论(0) 推荐(0)

摘要：一、前言 verilog通常可以使用三种不同的方式描述模块实现的逻辑功能：结构化描述方式：是使用实例化低层次模块的方法，即调用... 阅读全文

posted @ 2020-09-21 19:45 耐心的小黑阅读(497) 评论(0) 推荐(0)

摘要：一、知识点所有的initial语句内的语句构成了一个initial块。 initial块从仿真0时刻开始执行，在整个仿真过程中... 阅读全文

posted @ 2020-09-21 19:29 耐心的小黑阅读(776) 评论(0) 推荐(1)

摘要：一、阻塞赋值阻塞赋值，顾名思义，即在一个always块中，后面的语句会受到前语句的影响，具体来说，在同一个always中，一条阻塞... 阅读全文

posted @ 2020-09-21 19:02 耐心的小黑阅读(252) 评论(0) 推荐(0)

万能的小黑呀！！！