2020年2月4日
04-SV连接设计和测试平台
摘要： 1、验证一个设计的步骤： 生成输入激励，捕捉输出响应，决定对错和进度 2、连接设计和测试平台 信号连接：SystemVerilog已经扩展了传统的reg类型，可以像wire那样用来连接模块，它的新名字为logic，logic不能多驱动。 -缺点：使用信号连接极易出错。 接口：接口可以看作是一捆智能的 阅读全文
posted @ 2020-02-04 17:00 笑着刻印在那一张泛黄 阅读(610) 评论(0) 推荐(0)