2017年9月1日
基于Verilog的带FIFO输出缓冲的串口接收接口封装
摘要： 一、模块框图及基本思路 rx_module：串口接收的核心模块，详细介绍请见“基于Verilog的串口接收实验” rx2fifo_module：rx_module与rx_fifo之间的控制模块，其功能是不断接收并将数据写入rx_fifo rx_interface：串口接收接口封装，也就是前两个模块的 阅读全文
posted @ 2017-09-01 15:58 笑着刻印在那一张泛黄 阅读(2292) 评论(0) 推荐(1)