2017年8月30日
基于Verilog的带FIFO写入缓冲的串口发送接口封装
摘要： 一、模块框图及基本思路 tx_module：串口发送的核心模块，详细介绍请参照前面的“基于Verilog的串口发送实验” fifo2tx_module：当fifo不为空时，读取fifo中的数据并使能发送 tx_fifo：深度为1024,8位宽度fifo tx_interface：前面几个模块的组合 阅读全文
posted @ 2017-08-30 15:09 笑着刻印在那一张泛黄 阅读(3055) 评论(0) 推荐(2)