2017年8月29日
基于Verilog的简单FIFO读写实验
摘要： 一、模块框图及基本思路 fifo_ip:ISE生成的IP fifo_control:在fifo未满情况下不断写入递增的四位数，每隔1s读出一个数据驱动Led显示 fifo_top:前两个模块的组合 二、软件部分 fifo_control: fifo_top: 三、硬件部分 黑金SPARTAN开发板 阅读全文
posted @ 2017-08-29 21:48 笑着刻印在那一张泛黄 阅读(1595) 评论(0) 推荐(1)