随笔分类 - 学习经验分享
关于一些学习经验帖，包括各种技术
摘要：心电图内容:心脏在每个心动周期中，由起搏点、心房、心室相继兴奋，伴随着生物电的变化，通过心电描记器从体表引出多种形式的电位变化的图形（简称 ECG）.心电图是心脏兴奋的发生、传播及恢复过程的客观指标. 心脏周围的组织和体液都能导电，因此可将人体看成为一个具有长、宽、厚3度空间的容积导体.心脏好比电源...
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摘要：Zemax导出高质量图片与动画(2013-08-13 11:01:51)http://blog.sina.com.cn/s/blog_628dd2bc0101dycu.html转载▼How Do I Create Presentation Quality Graphics and Animatio...
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摘要：循环读取图片第一种方法①List =dir('*.jpg'); %如需其它图片格式支持，可以自己【重载dir()】函数，实现查找所有图片文件的功能，%如果图片是其它路径，可以用 ["路径" ".扩展名"] 字符串来实现。k =length(dList);for i=1:1:kimage_data{...
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摘要：估计用DSPB设计低通滤波器的活又要重新开张了，今天采集了一下数据，若是要滤波还真得用DSPB呀
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摘要：SDRAM和Nios II连接的典型电路框图如下图所示。SDRAM和System使用同一个PLL输出时钟，可以保证System Clock和SDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL，然后由PLL产生两个同频的时钟一个供给Nios II系统使用，另一个供给SDRAM使用。（把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。）Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。SDRAM Clock通常是E0输出或者C2输出，E0和C2都是PL
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摘要：今天继续调试，又出现了新问题。在执行NIOS程序代码时，不能下载了：Pausing target processor: not responding. Resetting and trying again: FAILED downloading ELF process failednios工程在编译通过后RUN的过程中出现Error Running Nios II Project: ‘Downloading ELF Process failed’问题原因：1、nios2 cpu datamaster 没有和on chinp ram 连接 导致程序在系统ram上无...
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摘要：前一阵子在研究NiosII的使用时，发现NiosII和win7旗舰版系统兼容的非常的差，以至于产生了为了学习niosII而将旗舰版系统换成XP系统的冲动今天从实验室回到寝室，吃完饭，百无聊赖中忽然猛发发了一个年念头：Win7系统在处理兼容性问题的时候，总是会建议将旗舰版的透明模式转换成Win7经典样式而且这种方式解决了很多的兼容性问题。于是，我就试着再次打开QII11.1+SOPC+NiosII11.1奇迹竟然出现了！！！！！我兴奋极了！曾经看见Win7就为NiosII惋惜，看到Nios就为Win7惋惜，现在竟然在这次尝试中解决得了。感觉变得好极了！！！在运行Nios EDS时 要用管理员身份
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摘要：Win7 经典模式+ QII11.1 +NiosII 11.1SP2问题描述有时候编译Nios II SBTE工程，就会出现莫名其妙的警告。例如下面的警告：解决方法方法1 重建工程法此法较为愚笨，不推荐使用。重新建立一个带BSP模板的Nios II SBTE Application Project；将源码拷贝至新的APP工程内；右键APP工程的Properties，将源码路径添加到APP路径中；重新编译，一般情况下即可OK。说点题外话，Nios II这个Application Path的添加每次只能选一个文件夹，非常令人发指。拜托学学MDK。以前的Nios II IDE是基于cygwin虚拟机
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摘要：本文转自：http://home.eeworld.com.cn/my/space.php?uid=210489&do=blog&id=668951.Found clock-sensitive change during active clock edge at time on register "……"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加 载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后 果为导致结果不正确.措施:编辑vector source file2.Verilog HDL as
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摘要：parameter MAXVAL_c = 2**(10 -1);//2^9parameter OFFSET_c = 2**(10); //2^10$fdisplay(fft_rf, "%d", (fft_real_out_int < MAXVAL_c) ? fft_real_out_int : fft_real_out_int - OFFSET_c); $fdisplay(fft_if, "%d", (fft_imag_out_int < MAXVAL_c) ? fft_imag_out_int : fft_imag_o...
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摘要：今天挑了一整天的SOPC builder 还有NiosII虽然软件在和Win XP的兼容性上没有问题，但是每走一步仍然是困难重重，光生成一个最简单的小的系统CPU+ JTAG +CFIfalsh +SDRAM做一个hello world 就花了 我一整天的时间但是在hardware上仿真仍然不行，还好在Nios II的run as software中仿真成功确实很复杂，以后再使用SOPC进行开发一定要记住，采用现成的系统，对每一个将要用到的组件要好好看看别人的使用经验来减轻自己的使用压力，节省时间
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摘要：## This file was automatically generated by the Nios II IDE Flash Programmer.## It will be overwritten when the flash programmer options change.#cd E:/QuartusIIexercise/niosIIprj/software/hello_world/Debug# Creating .flash file for the FPGA configuration"$SOPC_KIT_NIOS2/bin/sof2flash" --of
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摘要：(原創) 如何有效減少Nios II EDS所編譯程式碼大小? (IC Design) (Nios II)http://www.cnblogs.com/oomusou/archive/2008/01/10/1033967.html减小nios编译过程时间，并且减小申城的文件占用空间
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摘要：真OO无双博客原創) 如何使用ModelSim-Altera對Nios II仿真? (SOC) (Nios II) (SOPC Builder) (ModelSim) (DE2)http://www.cnblogs.com/oomusou/archive/2008/08/02/nios_ii_modelsim.html
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摘要：在初学FPGA时，总是看别人发的日志，别人分享的经验，受益颇丰！接触了几年后，感觉FPGA还算入门，在阅读riple、特权等大牛的日志中发现其实自己分享学习过程，写写东西对自己也是一种促进，可以对一个问题分析的更透彻，通过与他人交流，双方都能得到一定的心得体会。最近在学习Synplify Pro综合，以前学校做项目时就只用QuartusII综合草草了事，工作了发现有太多的东西需要学习，包括不同的专业领域、不同的开发工具。所以趁现在工作还算轻松时自己恶补一下这些开发软件，先从Synplify Pro下手，现在干的活主要针对Altera器件的，就分享一下它与QuartusII的联合工作方法。在Q.
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摘要：使用NIOSIDE在下载程序到FLASH的时候发生如下错误：Using cable "USB-Blaster [USB-0]", device 1, instance 0x00Resetting and pausing target processor: FAILEDLeaving target processor paused在真OO无双的博客(原創) 如何解決Nios II的『Leaving target processor paused』的錯誤訊息? (IC Design) (Quartus II) (SOPC Builder) (Nios II)http://www
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摘要：问题：SOPC Builder 在generate时出现的问题，如图：版本：QII11.0 + niosii 11.0以前没有出现过这种问题,寒假在家收拾了一下,新建了一个如下图的sopc核然后点击generate就是不行,希望大家能给些建议!//总结贴今天为了设置Nios ii 中的兼容性问题，将*\altera\11.0\quartus\bin\cygwin\bin 下的好几个exe文件的兼容性设置成以兼容模式运行这个程序，权限设置成以管理员的身份运行，结果重新生成SOPC的时候，就出现 fail to refresh ptf file的错误，在网上找了好久没有找到满意的答案，自己怀疑是不
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摘要：这是一篇关于multicycle exception的Note，文章很详细的介绍了End Multicycle Setup，End Multicycle Hold，Start Multicycle Setup，Start Multicycle Hold之间的区别，并给出了比较详细的例子。1.基本概念Multicycle Setup:建立关系(setup relationship)定义为latch edge 与 launch edge之间的一系列时钟周期，表达式是latch edge-launch edge。Setup slack=latch edge+Tclk2-Tsu-(launch e..
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摘要：吸电流、拉电流输出、灌电流输出拉即泄，主动输出电流，从输出口输出电流；灌即充，被动输入电流，从输出端口流入；吸则是主动吸入电流，从输入端口流入。 吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流。这些实际就是输入、输出电流能力。 拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5~10mA)。上、下拉电阻一、定义1、上拉就是将不确定的信
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摘要：launch edge和latch edge分别是指一条路径的起点和终点，只是一个参考时间，本身没有什么意义，latch_edge-launch_edge才有意义。1. 背景静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2. 理论分析2.1 固定参数launch edge、latch ed...
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