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内容为作者在观看无线感应网络视频时所作的一些笔记，供大家参考。 视频链接为：http://www.iothome.com/resources/publicclass/2016/0513/4258.html 所谓无线感应网络，就是利用传感器组成网络来感知周围的信息。比如可以利用超声波进行测距，温湿度传 阅读全文
posted @ 2019-02-18 19:00
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zynq-SD卡启动和Flash启动（QSPI） 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望能够从SD卡启动和通过QSPI从FLASH启动 工程使用上节的工程，在此基础进行修改 打开SD卡和QSPI的外设 输出文件 首先重置输出 生成bit文件 建立工 阅读全文
posted @ 2019-02-13 22:20
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zynq-自定义IP 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望在CPU这端输出helloworld，在fpga这端点亮LED 1.新建工程 2.添加文件，编写verilog代码 3.写入代码 `timescale 1ns / 1ps///////// 阅读全文
posted @ 2019-02-13 15:16
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zynq-EMIO 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望IO输出高电平，点亮LED灯 工程还用之前上一节创建的工程，可以新建个文件夹，把工程拷贝过来。 打开工程，打开原理图 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免 阅读全文
posted @ 2019-02-13 10:59
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zynq-MIO 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望IO输出高电平，点亮LED灯 工程还用之前上一节创建的工程，可以新建个文件夹，把工程拷贝过来。 打开工程，打开原理图 设置MIO输出 然后打开设计 输出文件 生成bit文件 导出硬件 启动SD 阅读全文
posted @ 2019-02-13 10:33
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zynq-helloworld 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望在串口输出helloworld，同时测试DDR，网口，串口 1.打开vivado，新建工程 2.创建系统 3.添加外设，并设定参数 添加网口 添加串口 打开IO口 电压设定，ba 阅读全文
posted @ 2019-02-13 09:42
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posted @ 2019-01-29 16:55
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posted @ 2019-01-29 16:20
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Formality形式验证主要验证综合后，生成的网表文件功能和之前的verilog文件功能是否一致， 需要两个文件，一个verilog文件，一个是网表文件 1.新建一个文件夹，把verilog文件和网表文件放入文件夹下，在此路径，打开linux下输入命令窗口，输入fm,则打开Formality软件 阅读全文
posted @ 2019-01-22 00:03
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静态时序仿真PT是对综合后的网表文件进行仿真，我们把前一讲DC综合得到的文件拷贝过来，包括：firnetlist.v网表文件，fir.sdc和fir.sdf文件，PT仿真使用的还是脚本文件，新建一个文件，命令为pt.scr， 文件内容为： 首先设置路径，和DC综合的路径一样 set my_lib_p 阅读全文
posted @ 2019-01-21 23:10
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