摘要：设计要求：上游模块产生的数据是8位宽， FIFO输入输出而是16位宽的，那么就需要将上游产生的两个8bit数据进行拼接，凑成一个完整的16bit数据，然后再一次写入fifo 上游模块产生两个信号 datat_in[7:0] 和 data_in_vld 给FIFO，在控制FIFO模块中，将利用这两个信 阅读全文

摘要：RTL视图： 此次修改了串口模块，和FIFO控制模块。 串口模块：以后遇到FIFO位宽不管是8位 或 16位 或 32位 ，串口模块都可以通用，而不需要根据FIFO的位宽再做相应更改。输入的data_in位宽定义的是8位， 上个“实验1”中data_in是定义16位宽，要连续发送两个8位数据，可参考 阅读全文

摘要：RTL视图 设计目标： 通过FPGA控制，轮流切换通道进行ADC读数据，并将数据暂存到FIFO中，同时读FIFO中的数据，通过串口打印到PC机端。FIFO采用的是16位宽的，深度用的256个字节。 1、串口设计要点：串口发送模块，采用连续不间断的发送两个字节，这样一共需要发出20个bit数据，这样就 阅读全文

摘要：RTL视图 工作流程： （1）、当uart_rxd模块检测到rxd_din信号上有下降沿时，启动uart_rxd计数器器，并准备接收数据，当收完一个完整字节时，产生data_out_vld ，用于通知FIFO准备开始写入FIFO （2）、当FIFO收到din_vld有效信号时，先检测FIFO是否满， 阅读全文

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