07 2021 档案

基于运放的恒流设计原理分析（二）
摘要：基于下图分析恒流，R1 = R2 理想状态下的分析： （1）、V1 = 2V， Vin' = V1 = 2V （2）、Vo' 与Vin'之间是一个PN结，一般0.5~07V，这里取0.6V Vo' = Vin' + 0.6 = 2.6V （3）、Q1导通，该支路（VCC->R1->Q1->R2->G 阅读全文
posted @ 2021-07-22 17:18 MyBooks 阅读(382) 评论(0) 推荐(0)
DDR 布线规范
摘要：1、DDR3管脚定义 》CK/CK# 全局差分时钟，所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK和CK#的交叉点。 》CKE为时钟使能信号，使能（高）和禁止（低）内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定电路被 阅读全文
posted @ 2021-07-13 18:50 MyBooks 阅读(1624) 评论(0) 推荐(0)