冰峰漫步

摘要： Verilog Language——Basics simple wire Create a module with one input and one output that behaves like a wire. 1.Unlike physical wires, wires (and other 阅读全文

摘要： 来自 Getting Started 使用verilog描述一个电路，无输入，有两个输出，一个输出高电平，另一个端口输出低电平。 module top_module( output zero, output one );// Module body starts after semicolon as 阅读全文