2021年8月31日
已知状态表写状态机
摘要： 1 要求 1.2 异步verilog代码 module top_module( input clk, input in, input areset, output out); // parameter A=2'b00, B=2'b01, C=2'b11, D=2'b10; reg [1:0] nex 阅读全文
posted @ 2021-08-31 16:33 冰峰漫步 阅读(101) 评论(0) 推荐(0)