2019 年 1月 21 日随笔档案 - 万大帅

2019年1月21日

摘要： pll时钟延迟为问题这关系到pll的工作方式，如果pll内部使用的是鉴频器，则输入和输出将没有固定的相位差，就是每次锁定都锁定在某个相位，但每次都不一样。如果使用的是鉴相器，则输入和输出为0相位差。早期的器件内部为前者，但现在已经基本绝迹了。因此在不考虑抖动，在pll... 阅读全文

posted @ 2019-01-21 23:33 万大帅阅读(449) 评论(0) 推荐(0)

摘要：转自http://www.cnblogs.com/s_agapo/archive/2012/04/08/2437775.html凡是做模拟信号采集的，很少不涉及BT.656标准的，因为常见的模拟视频信号采集芯片都支持输出BT.656的数字信号，那么，BT.656到底是... 阅读全文

posted @ 2019-01-21 22:18 万大帅阅读(237) 评论(0) 推荐(0)

万大帅