2019年1月27日
Signal in unit is connected to following multiple drivers VHDL
摘要： 参考链接 https://blog.csdn.net/jbb0523/article/details/6946899 出错原因 两个Process都对LDS_temp进行了赋值，万一在某个时刻，在两个Process中对LDS_temp赋值条件都满足，那么你让FPGA该怎么做呢？让它听谁哪个Proce 阅读全文
posted @ 2019-01-27 13:53 灰太狼的喜羊羊 阅读(5320) 评论(0) 推荐(0)