摘要：verilog代码： module div_3#(parameter DIV = 7)( //改变参数DIV的值就可以改变分频时钟的频率 input clk ,//时钟 input rst_n ,//复位 //输出信号定义 output wire clk_out ); //信号定义 reg [3:0 阅读全文

摘要：算术移位指令对带符号数进行移位。逻辑移位指令对无符号数进行移位。 算术左移、右移，逻辑左移、右移的图示如下 算术左移和算术右移主要用来进行有符号数的倍增、减半； 逻辑左移和逻辑右移主要用来进行无符号数的倍增、减半。 算术左移和逻辑左移一样都是右边补0： 比如 00101011 算术左移一位:0101 阅读全文