摘要： 时序约束模型（1）让数据多延时一点 时序约束模型（2）让时钟多延时一点 对于第一种时序约束模式，如果PLL采用的右移，那么需要采用multicycle约束 使用第二个上升沿进行时序分析 对于DDR的时序分析 边沿对齐模式，此种方式使得时钟延时尽量大 对于DDR的约束 需要勾选Add Delay，否则 阅读全文