2023年5月4日

摘要： 课程中对rx_clk 和 rx_data进行时序约束，实际采用时钟是经过PLL相移的rx_clk_90时钟和rx_data rx_ctrl的约束 假设时钟Tskew的偏斜 = 2 ，数据的偏斜一般都很小，大概是数据周期的1/40，假设周期为8ns, 则数据偏斜为0.2ns 注意，这里是双边沿采样 之 阅读全文

摘要： 关于输入时钟的时序约束，如果输入的基准时钟没有送入PLL就直接给内部模块使用，那么需要进行时序约束，点击IMPLEMENTATION，完成后打开报告 时序报告，关闭红色箭头所指的报告 进行时钟的约束 点击加号，添加需要约束的时钟，输入时钟的名称（可自定义），添加时钟源 I/O Port指top层的输 阅读全文