2023年5月3日

摘要： FPGA与ARM大小端的问题，在做FPGA移位拼接时，将先到的数据放到了高位，放在DDR中的数据顺序应该是按照地址 0 1 2 3 排列 0 1 2 3数据，即高位数据放在低地址，也就是所谓的大端模式，然后在SDK中，将DDR中的数据同步到ARM时，由于ARM采用的是小端模式，所以按照地址0 1 2 阅读全文

摘要： 对于AXI Interconnect的输出引脚，双击进行配置 SDK中的配置，关闭CPU 和 DDR中间的缓存 Xil_DCacheFlushRange(0x01000000 & 0xffffffc0,640*480); gic中断设置 gic_intr.c 1 #include "gic_intr 阅读全文