摘要：http://www.eefocus.com/article/10-03/94364s.html 注意语句与原理图的对应 阅读全文

摘要：http://blog.chinaaet.com/detail/4679.html 阅读全文

摘要：http://www.npumd.cn/jpkc/xdtx/kecheng/wangluokecheng/编码步骤：由设计要求（n,k） -> 生成多项式个g（x）(生成矩阵的意思就是通过 生成矩阵和 信息码组就得到了要发送的码组 )是 xn+1的一个因式，并且g（x）的最高次是 r( = n - k),k 为几，则g(x)就含有几个线性方程。 eg: 现在（7，3）循环码为例，来构造它的生成矩阵和生成多项式，这个循环码主要参数为，n＝7，k＝3，r＝4g(x)是 x7+1 的因式，并且最高次为 4=7-3，分解得：（x+1）(x3+x2+1)(x3+x+1) , 所以有两种个g（x）， 阅读全文

摘要：基本概念：分组码是一组固定长度的码组，可表示为（n , k），通常它用于前向纠错。在分组码中，监督位被加到信息位之后，形成新的码。在编码时，k个信息位被编为n位码组长度，而n-k个监督位的作用就是实现检错与纠错。当分组码的信息码元与监督码元之间的关系为线性关系时，这种分组码就称为线性分组码。对于长度为n的二进制线性分组码，它有种可能的码组，从种码组中，可以选择M=个码组（k<n）组成一种码。这样，一个k比特信息的线性分组码可以映射到一个长度为n码组上，该码组是从M=个码组构成的码集中选出来的，这样剩下的码组就可以对这个分组码进行检错或纠错。线性分组码是建立在代数群论基础之上的，各许用码的 阅读全文

摘要：可以选择用原理图输入的方式。下面具体一个很精简的代码:G1为1，G2和G3为0时解码器正常工作。module decoder3_8(y,a,g1,g2,g3);output[7:0] y ;input[2:0] a;input g1,g2,g3;reg[7:0] y;always@(a or g1 or g2 or g3)begin if(g1==0) y=8`b11111111; else if (g2==1) y=8`b11111111; else if (g3==1) y = 8`b11111111; else begin y = 8`b00000001<<a; ... 阅读全文

摘要：http://www.cnblogs.com/kongtiao/archive/2011/08/23/2150457.html 阅读全文

摘要：贴代码如下：module multiplier_8(clk,rst_n,mul_a,mul_b,result );input clk;input rst_n;input[7:0] mul_a;input[7:0] mul_b;output[15:0] result;reg[15:0] result; reg[15:0] store7; reg[15:0] store6;reg[15:0] store5;reg[15:0] store4;reg[15:0] store3;reg[15:0] store2;reg[15:0] store1;reg[15:0] store0;reg[15:0] ad 阅读全文

摘要：一种定点原码一位乘法器的设计与实现正文【摘要】基于计算机组成原理课程实践环节的建设，以提高学生实践技能为目的，总结教学经验，应用数字电路设计方法与技巧，考虑可行性，设计一种定点原码一位乘法器的实现方案，包含初始化数据，启动、停止运算，显示运算过程等功能，用以指导教学实践。【关键词】乘法器、定点原码一位乘法、计算机组成原理、计算机组成与结构一、引言在计算机组成原理知识教学过程中，关于二进制乘法运算是一个较难理解的环节，其中又以“定点原码一位乘法算法”是最基础的，针对这一算法设计实验方案，为学员提供实践环境，对深入理解这一问题、以及进一步的学习其他乘法乃至除法算法都十分重要。二、定点原码一位乘法算 阅读全文

摘要：1. 串行乘法器 两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。 对应的HDL代码为： module multi_CX(clk, x, y, result); input clk; input [7:0] x, y; output [15:0] result; reg [15:0] result; parameter s0 = 0, s1 = 1, s2 = 2; reg [2:0] count = 0; reg [1:0] state = 0; reg [15:0] P, T; reg [7:0] y_reg; always @(posedge clk) begin . 阅读全文

摘要：http://blog.sina.com.cn/s/blog_5221e8130100uhwz.html 阅读全文

摘要：http://www.dz3w.com/info/rf/0088155.html 阅读全文

摘要：序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明Verilog HDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”。设输入的码流为“001101101111011111...”,在时钟2～6中,码流X里出现指定序列“01101”,对应输出Z在第6个时钟变为高电平“1”,表示发现指定"01101”，Z输出“1”。同理在第9个时钟对应输出Z也为“1”。根据这个逻辑功能描述,我们可以分析得出状态转换图。 其中状态A～ 阅读全文

摘要：wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动器连接，其值为z，reg默认初始值为不定值 x 。 在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，相当于一个逻辑之后直接连了一条线， 阅读全文