10 2012 档案

摘要：众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器，以考核应聘人员的设计水平和理解程度。 1、占空比为50% 偶数分频 比较简单，例如要进行N分频，当计数器计数. 阅读全文

摘要：ADC_TLC549是一个8位串行模数转换器，A/D转化时间不超过17us, I/O频率不能超过1.1MHZ.如图所示，为TLC549的时序图，从图中可以看出，当cs拉低时，ADC前一次的转换数据A的最高位A7立即出现在DATA_OUT上，之后数据在I/O clock的下降沿变化，在上升沿读取数据。读取完8位数据后，ADC开始转换这一次采集的信号，转化时间不超过17us，转换时，cs要给高电平。总之，操作时序时需注意tsu、tconv、I/0 clock几个参数，tsu为cs拉低到第一个I/O clock时钟上升沿所需的时间至少需要1.4us; tconv为ADC转换数据所需的时间，不超过1. 阅读全文