摘要： 阅读全文

摘要：记住这样一个规律就好了，凡是没有被门关过的信号都是不稳定的，都只是暂时的。所有的组合电路都是不可信的。是的，往往有很多的毛刺啊，或者中间过程啊不可避免的出现，这当然不是我们想要的东西。所以，在生成新的再生门之前，你最好把这个时钟信号用原来的那种门在关一下。‘用门关一下（寄存器）’这样你获得的会是一个干净的，纯粹的时钟信号。优先级：1. 异步清零信号 – aclr2. 上电复位信号, - pre3. 异步载入信号 – aload4. 使能信号 – ena5. 同步清零信号 – sclr6. 同步载入信号 – sload7. 数据输入信号 – data注：　显示查找表（Look-Up-Table) 阅读全文

摘要：1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". 阅读全文

摘要：1.wire 通常用于assign关键字制定的组合逻辑信号，在always外赋值； reg 常用来表示用于“always”模块内的指定信号，在always块里面赋值；2.通常在always块中使用阻塞赋值（b=a;）来产生组合逻辑； 通常在always块中使用非阻塞赋值（b<=a;）来产生时序逻辑；b<=a;c<=b; c为后来的b值；b=a;c=b;c为a值；3.只有寄存器类型的信号才可以在always和initial语句中赋值；4.always语句从0时刻开始，一直重复执行，由敏感表（always语句括号没的变量）中的变量触发；5.在begin end之间的语句是顺序执行 阅读全文

摘要：Testbench 例化应该把input 转换成reg ，output转换扯过wire ，inout也是wire。'timescale 1ns/1ps //单位 精度$display ("%d",a); 阅读全文

摘要：逻辑分析仪主要是用于定位系统运行出错时的特定波形数据，通过观察该波形数据来推断该系统出错的原因，从而有针对性地找出解决该错误的方案。运用逻辑分析仪定位出错波形数据的方法主要有两种方式，一种是通过抓取运行过程中大量的数据，然后在这些数据中通过其他方法来查找出错误点的位置，该方法费时费力，而且受制于逻辑分析仪存储容量，并不一定每次都可以捕捉到目标波形数据；另一种是通过触发的方式在特定波形数据到来时开始捕捉数据，从而精准地定位目标波形数据。触发的概念最初出现在模拟示波器上，示波器在设置的特定波形的信号到来时停止采集，并将波形绘制在屏幕上。逻辑分析仪用于分析数字系统时沿用了该概念。数字系统在运行过程中 阅读全文

摘要：如前所述，建议使用节点发现器中特殊的Signaltap II过滤器或者技术映射查看器中的交叉探测功能。 使用这些方法，可以确保能够提取所选择的节点，意味着节点是“能够提取”的。 节点发现器中的后适配过滤器只显示能够提取的节点，它包括寄存器端口和组合逻辑端口，以及这些逻辑的布线资源。 后适配网表中的某些节点是完全不能提取的。 这包括输出引脚，构成承载链的信号，JTAG接口信号以及加密IP中的节点。 您可能不认为输出引脚是不能提取的。 但是，由于没有从器件I/O单元连回到器件的直接布线通道来连接Signaltap，因此，输出引脚被认为是无法提取的。 仍然可以提取输出引脚，但是要找到驱动输出的输出信 阅读全文

摘要：进制转换dec2bin dec2hex dec2base hex2dec oct2dec等等。其中dec对映十进制，hex对映十六进制，bin对映二进制，oct对映八进制，base对映用户指定的任意进制格式公倍数：gcd lcm中断:Ctrl + Break or Crtl+ C======================================================================================================符号运算拉氏变换syms x tlaplace(t)laplace(sin(x*t))iLaplace(1/s)di 阅读全文

摘要：时间:1ns=10-9s=10-6 ms=10-3 us=103 ps电阻：103=10*103Ω=10k电容：104=10*10^4=100000PF=0.1UF，单位是皮法 阅读全文