摘要：1、Warning (10227): Verilog HDL Port Declaration warning at PRESS_MODELE.v(29): data type declaration for "iR" declares packed dimensions but the port declaration declaration does not.解释：2、Warning: PLL "DE2_TV:inst1|Sdram_Control_4Port:u6|Sdram_PLL:sdram_pll1|altpll:altpll_component|pl 阅读全文

摘要：一、摘要 对DE2_TV例程做了分析，并阐明了相关概念。二、实验平台 硬件平台：DIY_DE2 软件平台：Quartus II 9.0三、一些概念及说明1、PAL和NTSC的区别 常见的电视信号制式是PAL和NTSC，另外还有SECAM等。NTSC即正交平衡调幅制，PAL为逐行倒像正交平衡调幅制。（1）PAL电视标准 PAL电视标准，每秒25帧，电视扫描线为625线，奇场在前，偶场在后，标准的数字化PAL电视标准分辨率为720*576, 24比特的色彩位深，画面的宽高比为4：3，PAL电视标准用于中国、欧洲等国家和地区。（2）NTSC电视标准 NTSC电视标准，每秒29.97帧（简... 阅读全文

摘要：一、摘要 DE2_TV中，有关于寄存器的配置的部分，采用的方法是通过IIC的功能，这里对IIC总线的FPGA实现做个说明。二、实验平台 软件平台：ModelSim-Altera 6.4a (Quartus II 9.0) 硬件平台：DIY_DE2三、实验原理1、IIC总线器件工作原理 在IIC总线上传送信息时的时钟同步信号是由挂接在SCL时钟线上的所有器件的逻辑“与”完成的。SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号变为低电平，将使SCL线上所有器件开始并保护低电平期。此时，低电平周期短的器件的时钟由低至高的跳变并不影响SCL线的状态，这些器件将进入高电平... 阅读全文